2006년07월16일 33번

[디지털 논리회로]
아래의 표는 전가산기의 진리표이다. 이를 이용하여 전가산기를 구성하는 과정이 순서대로 나열되어 있다. 이들 중 잘못 기술한 항은?

① 출력 B에 대한 부울 함수를 구성한다. B=x'y'z+x'yz'+x'yz+xyzz
② 출력 D에 대한 부울 함수를 구성한다. D=x'y'z+x'yz'+xy'z'+xy
③ B와 D에 대한 간소화를 수행한다. B=x'z+yz+x'y D=x+y+z+xyz
④ B와 D에 대한 논리회로를 실현한다.

(정답률: 37%)

문제 해설

답은 "출력 B에 대한 부울 함수를 구성한다. B=x'y'z+x'yz'+x'yz+xyzz" 이다.

이유는 진리표에서 B의 출력값이 1인 경우는 A와 C의 출력값이 모두 0이고, 입력값 중 하나 이상이 1인 경우이다. 이를 부울 대수식으로 나타내면 B = (x'y'z) + (x'yz') + (x'yz) + (xyz) 이다. 따라서 B=x'z+yz+x'y 가 아니라는 것이다.

이전 문제 다음 문제